中国科技论文在线 在分布式基站中的应用 孟林*（ 司 亚乐无线通信科技（ 深圳） 有限公司 ， 深圳 518057） 5 摘要： 高速 DAC 作为移动通信宽带通信基站中的重要部分， 其性能高低对发射机系统工作带宽、 动态范围至关重要， 是产品开发中硬件设计和调试的重点难点。 本文以 TI 公司一款16 位高速 DAC 3484 为例， 讨论了器件选型、 方案预算、 电设计和配置等应用要点， 供相关开发者参考。 关键词： 电子技术； 无线通信技术； 分布式基站； 高速 DAC 10 中图分类号： 请查阅《中国图书馆分类法》 ...
中国科技论文在线 在分布式基站中的应用 孟林*（ 司 亚乐无线通信科技（ 深圳） 有限公司 ， 深圳 518057） 5 摘要： 高速 DAC 作为移动通信宽带通信基站中的重要部分， 其性能高低对发射机系统工作带宽、 动态范围至关重要， 是产品开发中硬件设计和调试的重点难点。 本文以 TI 公司一款16 位高速 DAC 3484 为例， 讨论了器件选型、 方案预算、 电设计和配置等应用要点， 供相关开发者参考。 关键词： 电子技术； 无线通信技术； 分布式基站； 高速 DAC 10 中图分类号： 请查阅《中国图书馆分类法》 作者简介： 孟林（1981-） ， 男， 工程师， 主要研究方向： 无线通信技术. E-mail: DAC3484 Application in distributed base station MENG Lin (SIERRA WIRELESS) 15 Abstract: High speed DAC is an important component in wireless telecom base station. Its character better or worse is critical to transmitter bandwith and SFDR performance. In this we introduce a high speed DAC product DAC3484 of TI company, discuss some application key points such as part selection, schematic link budget, circuit design and configuration for relative designer reference. Key words: electronic technology; wireless communication technology; distributed base station; high speed DAC 20 0 引言 当前移动通信技术规范演进迅速， 下一代无线网络部署步伐加快， 然而事实必然为 2G，25 3G 和 4G 长期并存， 运营商才能够设备最大使用率和高级无线标准平滑演进径的基础构架。 各个基础设施厂商纷纷推出多种基站解决方案： 一体化宏基站、 分布式宏基站、 一体化微基站、 分布式微基站、 Pico 基站和 Femto 基站等。 在无线接入层， 分布式的基站采用业界技术领先的多制式、 多形态、 模块化设计， 基本模块体积小、 集成度高、 功耗低、 易于快速部署， 运营商可将不同制式模块混合在一起构成多模基站， 加快新频段和新技术的引30 入， 有效地解决移动网络多制式融合的发展需求。 现在主流分布式基站采用软件无线电技术， 高速 ADC/DAC 完成模拟中频信号与数字中频信号的转换， 基带信号在 FPGA 和 DSP 中完成数字调制， 优点有简化设计、 提高集成度、降低器件成本。 而在数字中频构架的发射链中， DAC 是的重要部件， 位于数字上变频 DUC之后， 完成数字信号到模拟信号的转换。 仪器公司（TI） 生产的四通道 DAC3484 具有35 较高的转换速率和无杂散动态范围， 具备内插滤波等数字上变频 DUC 功能， 适用于用于 2G多载波/3G/4G 多制式[1]。 笔者结合自身开发经验， 介绍目前主流高速 DAC 在实际应用中常见问题及解决技巧。从器件选型、 链预算、 数字信号处理单元配置、 基带接口设计、 正交调制器接口设计与调试等方面加以介绍， 供相关开发人员参考。 40 中国科技论文在线 分布式基站系统简介 以 TD-LTE 分布式基站为例， 如下图所示， 容量为 18*20M 8T8R 载波/36*20M 单/双通道载波。 分布式基站按照产品形态可分为基带单元（BBU） 和射频拉远单元（RRU） 单元组成。 BBU 包括基带处理和控制两部分， 完成基站无线通信协议（物理层、 无线链控制、无线资源管理等） 、 IP（网际协议） 、 GNSS 同步、 定时等功能， 完成信令和数据的传输，45 一般由数片高性能的 DSP 和大容量的 FPGA 芯片实现。 RRU 包括数字信号处理、 射频单元、控制模块等组成。 BBU 和 RRU 之间通过光纤和电缆连接， 支持 CPRI 协议。 基带处理S1/X2接口协议DDCDUCCFRDPD光收发器 TX+RXRXCFR/DPDHPA光纤VCO+PLLLNA+Diplexer低噪放+双工器RRUQ4BBUTXANT收发天线数字预失真高效率功放OAMMMES-GE风扇电源监测基带处理单元交换和传输单元业务和信令交换功能时钟和同步码分流上联接口协议控制面处理光收发器Ir接口时钟恢复操作系统与驱动S1/X1GPS/北斗同步空口业务面PDCRRLCMAC空口物理层FE/GE模块IP协议以太网Ir接口ADCDAC 图 1 分布式基站系统框图 Fig. 1 Distributed base station block diagram 50 2 系统指标与 DAC 选型标准 3GPP 和 3GPP2 对不同制式移动通信基站收发机的技术指标做了明确的要求， 如发射功率、 接收灵敏度等。 其中与发射链的 DUC 和 DAC 联系紧密的包括工作带宽、 ACLR（邻近信道功率泄漏比） 、 EVM（矢量幅度误差） 、 PCDE（峰值码域误差） 。 不同通信标准对DAC 的性能要求也有差别， 需要考虑其调制方式、 数据速率、 载波带宽、 载频数目等接口55 参数。 而且在宽带分布式基站中， 一般需要支持 CFR 和 DPD 技术， DAC 需要较高的转换位数、 转换速率和动态范围。 DAC 的性能要求满足综合以上因素。 表 1 列出不同标准的空口参数。 表 1 不同标准下与 DAC 相关的空中接口参数 Tab. 1 Air intece parameters relative to DAC under different standard 60 主要指标制式 GSM[2] WCDMA[3] TD-SCDMA[4] CDMA 1x/EVDO[5] LTE[6] 下行调制方式 GMSK,8PSK QPSK,16QAM,64QAM QPSK BPSK,QPSK QPSK,16QAM, 64QAM 下行数据速率 270.833kHz 64/128/384kbit/s Max: 10Mbit/s 64/128/384 kbit/s 1x:153/307kbit/s DO/DV:3.1Mbit/s 307.2MSPS 信道带宽 200kHz 5MHz 1.5MHz 1.25MHz 5/10/20MHz 互调(GSM)/临近信道泄漏比(其它) 900/1800:-70dBc 850/1800:-60dBc @10MHz 40dB@1.6MHz 50dB@3.2MHz 导频/码域功率、杂散需满足规范 45dB 矢量幅度误差 EVM 正常条件 7.0% 极端条件 8.0% QPSK:17.5% 16QAM: 12.5% 12.5% 10%~20% QPSK:17.5%, 16QAM: 12.5%, 64QAM: 8% 峰值码域误差 无 -33dB -28dB Rho0.912 无 国际协议规范 3GPP TS05.05 3GPP TS25.104 3GPP TS25.105 3GPP2 C.S0010 3GPP TS36.104 中国科技论文在线 DAC 在做器件选型分析时， 需要评估性能、 电气规格、 价格、 成熟度、 供货周期等因素。 性能评估主要有： 转换位数、 最大转换速率、 SFDR、 SNR、 THD 等。 在宽带数字通信系统中， ADC 和 DAC 需要足够的位数其发射信号的信噪比。 信噪比 SNR 与采样位数N 的关系如下： SNR = 6.02N + 1.76dB + 10log(fs/2BW)。即位数每增加 1 位， 信噪比增加 6dB。65 表 2 列出了 DAC3484 的典型工作参数。 表 2 DAC3484 交流参数 Tab. 2 DAC3484 AC charateritic parameters 参数 典型值 单位 SFDR 无杂散动态范围， (0~fDAC/2) 幅度 0 dBFS 70 dBc IMD3 双音互调， 单音幅度 12 dBFS 77.5 dBc 2nd HD 二次谐波失真， 单音幅度 6 dBFS 72 dBc 3rd HD 三次谐波失真， 单音幅度 6 dBFS 74 dBc NSD 噪声频谱密度 0dBFS 155 dBc/Hz ACLR 相邻信道功率泄漏比 74 dBc 次临信道功率泄漏比 80 dBc Channel Isolation 信道隔离度 84 dBc TI 公司的 DAC3484 具有最大 1.25GSPS 转换速率、 1.27W 低功耗、 四通道、 阻带70 大于 90dBc 的 2~16 倍内插滤波器等主要特性。 该器件增加数字 IQ 矫正器， 可以对上变频中 IQ 复数通道之间的增益、 相位、 直流偏置和群延迟进行补偿， 可适用于多载波 GSM、 3G、MIT-Advanced 等多标准空中接口。 以 TD-LTE 基站系统要求， 我们定义基带数据速率 fDATA=307.2MSPS， DAC 转换速率 fDAC = 1.2288 GSPS， 模拟中频 fOUT = 122.88 MHz。 查找器件手册得到 DAC3484 在此75 速率下的工作性能， 如表 2 所示。 如果项目进度许可， 可以从代理商处 EVB 评估板进行测试， 验证手册数据。 3 DAC3484 工作原理 为了降低设计开发难度， 同时减小硬件体积和降低成本， 现在的高速器件设计厂家会把一部分数字信号处理单元纳入到高速 DAC 的构架中， 增强其市场竞争力。 80 中国科技论文在线 可编程时延调整缓冲差分100LVDS电平数据引脚D0P缓冲差分100数据引脚D0N极性引脚PARITYP极性引脚PARITYN缓冲差分100LVDS电平同步引脚SYNCP缓冲差分100同步引脚SYNCN数据引脚D15P数据引脚D15N缓冲差分100LVDS电平帧标志引脚FRAMEP帧标志引脚FRAMEN输入数据格式检验解交织缓冲差分100数据时钟DATACLKP数据时钟DATACLKN可编程时延调整8个采样点FIFO16161616桢标志选通和可选极性×2×2×2×2×2×2×2×2FIR0FIR1FIR3FIR259抽头23抽头11抽头11抽头复数混频器粗混频或精细混频AB通道正交调制控制单元增益和相位FIR410抽头XSIN(X)XSIN(X)A通道群时延调整B通道群时延调整16位DAC-A模拟输出IOUTAP模拟输出IOUTAN16位DAC-B模拟输出IOUTBP模拟输出IOUTBNAB通道32位数控振荡器cossin×2×2×2×2×2×2×2×2FIR0FIR1FIR3FIR259抽头23抽头11抽头11抽头复数混频器粗混频或精细混频CD通道正交调制控制单元增益和相位FIR410抽头XSIN(X)XSIN(X)C通道群时延调整D通道群时延调整16位DAC-C正交调制控制D通道直流偏移量模拟输出IOUTCP模拟输出IOUTCN16位DAC-D模拟输出IOUTDP模拟输出IOUTDN粗混频器控制（n*Fs/8）2-16倍内插cossin控制接口温度传感器串行输出SDO四线SPI串行输入输出SDIO串行数据使能SDENB串行接口时钟SCLK发射使能TXENABLE复位RESETB睡眠SLEEP告警ALARM测试模式TESTMODE缓冲LVPECL电平输出选通引脚OSTRP输出选通引脚OSTRNGND所有数字IO供电电源 3.3V IOVDD 模拟部分电源3.3VAVDD缓冲LVPECL电平DAC转换时钟DACCLKPDAC转换时钟DACCLKN低抖动锁相环时钟分配1.2V 参考电平外部参考输入EXTIO满刻度输出电流偏置BIASJ模拟部分电源3.3VAVDDDAC核电源 1.2VDACVDD数字电源VFUSE数字部分电源1.2VDIGVDD锁相环供电3.3VPLLAVDD锁相环滤波器LPF内部时钟缓冲供电 1.2VCLKVDDLVDS电平LVDS电平LVDS电平CD通道32位数控振荡器正交调制控制C通道直流偏移量正交调制控制B通道直流偏移量正交调制控制A通道直流偏移量图 2 DAC3484 功能框图 Fig. 2 DAC3484 functional block diagram 如图 2 所示， 来自基带的 DAC3484 的业务比特流， 首先进入 4 个通道、 并行 16 位、LVDS 电平标准的差分输入接口， 然后依次通过缓冲器、 可控时延调整、 解交织、 FIFO、 内85 插滤波、 数字上变频、 增益和相位控制、 FIR、 通道时延调整和直流偏移量控制等数字信号处理单元， 接下来进入转换器进行数模转换， 最终得到使用者期望的模拟中频信号。 DAC 内部集成有锁相环， 但相位噪声性能一般， 如果对基站功放输出线性指标的设计者有较高需求， 可以采用外置本振提供转换时钟。 TI 公司为该器件所有的内部模块做了可编程的配置， 用户只需要通过手册的寄存器映90 射表格， 按照自己系统指标通过 SPI 串行接口模式进行设置， 如 FPGA 基带输入的接口、FIFO控制、 复数内插数字滤波、 数控振荡器 NCO 的频率设置、 DAC 反正弦滤波、 QMC 正交调制校准模块等； 同样输出模拟信号的增益、 相位和时延都可以方便地通过 SPI 通信方式对寄存器配置来进行调整， 从而满足后级电（正交调制器） 对复数 IQ 信号的高性能要求。 寄存器大都同时支持读取和写入操作， 操作灵活便捷， 需要注意的是个别寄存器需要置95 位操作才能生效。 3.1 DAC 内部数字信号处理 DAC3484 内部数字信号处理功能主要包括： 内插滤波、 数字上变频、 反 Sinc 校正滤波。内插是把基带信号较低的采样率提高， 但内插会在同一个乃奎斯特域内带来不需要的镜像频率， 故需要在内插后进行低通滤波； 数字上变频的目的是把基带输入的较低的数据速率的提100 升， 达到后级数模转换所需要的足够高的数据速率， 完成转换所需中频模拟信号的输出； 反正弦的校正是为了补偿 DAC 转换带来的 Sinc 函数类型幅度失真。 的模块都是基于复数的数字信号处理， 这是因为在数字域信号是有正负频率之分的， 而实数信号的在数字域具有对称的正负频率， 不便于频谱搬移处理。 中国科技论文在线 内插滤波功能图 Fig. 3 Oversampling interpolating diagram 图 3 为过采样内插 DAC 的频谱分析图： 内插 K 倍后频谱扩展， 需要抗混跌滤波器掉镜像频率， 才能与 NCO 进行复数上变频。 本文采样频率即数据速率为 307.2MSPS， 对应的数字中频为零中频， 经过四倍内插后采样率提升到 1228.8MSPS， 然后复数上变频到110 122.88MHz 的复数中频信号， 接下来经过反正弦的矫正， 最后经过 DAC 1228.8MHz 转换得到 122.88MHz 的模拟中频信号。 DAC3484 的 4 倍内插滤波器的带宽为 0.4*f_data， 按照907.2MSPS 的采样率， 复数带宽能支持 2*0.4*307.2=245.76MHz， 完全满足后续 DPD 对链带宽的要求。 发射机采用二次变频架构实现性能和成本的均衡， 其中第一次变频在 DAC 中的数字域115 内完成。 数字变频单元集成了一个 32 位的复数 NCO 和数字混频器实现 fs， 和一个粗混频单元 fs/2, fs/4, and -fs/4。 整个复数混频单元框图见图 4: 图 4 复数混频器示意图 Fig. 4 Complex mixer diagram 120 复数混频本质上是对输入的矢量信号 IQ 分量分别与 NCO 的正弦、 余弦相乘， 这样得到输出信号： t t_-1( )tcos 2-sin 22mxier gainOUTIINNCOfINNCOfItQt -1 t t_( )tsin 2cos 22mxier gainOUTINNCOfINNCOfQItQt 两级粗混频只能对信号做 Fs/2 和 Fs/4 进行混频， 其原理是利用 pi、 pi/2 的正弦、 余弦125 中国科技论文在线， 从而直接按函数表抽取实现混频， 不需要数控振荡器 NCO 和乘，从而降低系统功耗。 但如果粗混频不满足所需数字中频频率， 就要使用精细的 NCO。 频率与 NCO 时钟的计算关系如下： _322NCO CLKfNCOffreq 其中，NCOf是 NCO 的输出频率； 130 _NCO CLKf为 NCO 时钟频率， 实际上等于 DAC 的转换速率； freq是二进制的频率控制字， 用户根根公式计算出freq并写入寄存器。 4 DAC3484 的应用与调试 4.1 数字基带接口 4.1.1 FPGA 基带输入设计 135 DAC3484 的数据输入采用 16 位并行 LVDS 接口， 在数据时钟 DATACLK 下可选择单字格式或双字节格式。 工作时需要采用 Frame 或 SYNC 信号来同步。 注意 OSTR 可以用来同步数字混频器和数控振荡器 NCO， 但不能用来同步输入数据格式。 FIFO 的读/写指针。 本设计采用双字节的数据格式， 如图 5 所示： 140 图 5 双字节数据发送格式 Fig. 5 Word-wide data transmission format 4.1.2 FIFO 应用要点 FIFO 是在基带输入后的一个并行 4×16bits 位宽， 8bits 深度的缓冲器， 后面连接 DAC数字信号处理单元， 其作用的缓冲输入数据， 消除输入数据与 DAC 内部时钟的不一致所带145 来可能的误差。 如图 6 所示， FIFO 输入的时钟为 DATACLK， 即来自 FPGA 等基带的时钟域； FIFO 的输出时钟为 DACCLK， 即来自 DAC 自身内部时钟域； FIFO 通过 FRAME/SYNC或者 OSTR 等同步信号进行读取和写入同步操作。使用者可以通过寄存器配置选择其中一种信号做同步源， 也可以选择两种做双同步源； 如果不需要也可以把整个 FIFO 置为旁状态，但出于信号的稳定可靠方面考虑， 这种旁方式不推荐。 150 中国科技论文在线 的 FIFO 功能框图 Fig. 6 DAC3484 FIFO block diagram 4.1.3 基带接口调试技巧 利用 DAC3484 内部的端口测试数据可以用来调试数字接口是否正常工作。 手册命名为155 数据格式验证器， 实际上是内部 8 个字的存储器 iotest_pattern[0:7]， 内部原理图如图 7 所示，Patern 0~Patern 7 初始化已经写好默认数据， 用户可以通过地址 0x25~0x2C 的 8 个寄存器进行修改。 但实际上用默认就可以。 该功能简单有效， 方便基带输入端口的数据、 时钟、 同步信号的调试。 160 图 7 DAC3484 格式验证功能框图 Fig. 7 DAC3484 pattern check block diagram 具体操作时需要基带端配合， 一般是在 FPGA 程序的 DAC 接口模块中添加与 Patern 0~Patern 7 相同的数据， 比如 Patern 0 默认值是 0x7A7A， 就是二进制 0，然后设置开关使能其循环发送。 在上板调试时， 发送数据， 其进入 DAC 后会和已经存165 储进行对比， 如果有错， DAC 就会通过该检验器把出错的数据位通过告警显示出来。 例如由于某一位出错导致内部接收到的 Patern 0 是 0x7A7B， 那么 iotest_result[15:0]的第 0 位就会被写成“1” ， 用户可以读取 iotest_result 寄存器结果来获取故障定位。 中国科技论文在线 模拟输出接口 DAC3484 的模拟输出是差分端口， 后面一般需要经过二次上变频后滤波、 放大至功率170 放大器， 最后到天线。 上变频的器件可以是混频器， 但为了单边带输出， fcarrierf0的镜频信号， 通常采用正交调制器做无缝衔接。 同时， DAC 的重建信号并非由理想脉冲组成，其输出的模拟中频信号本身并不“干净” ， 因为 DAC 转换后同样会有模拟镜像频率产物，如图 8 所示红色的镜像落在转换频率 n 倍处的两旁。 DAC 的 Sinc(x)=sin(x)/x 滚降函数可以对幅度做一定的， 在 fc/2 处输出衰减约为 3.9dB。 175 图 8 DAC 的重建信号与 Sinc 幅频失线 DAC reconstructed signal and Sinc amplitude-frequency distortion 实际上在 DAC 和正交调制器之间的差分接口还是需要差分的滤波器， 目前一般采用 LC低通或带通实现， 滤波器的原型和阶数视带外的需求而定。 180 4.2.1 正交调制器选型与设计 调制器的基本作用是完成上变频， 把中频信号转换为射频信号进入后级放大器； 所谓正交调制是对 IQ 两相位差 90 的信号分别与相位差同样 90 的本振信号混频相加， 这样可以去除一个混频后所产生的边带频率信号， 而这个边带信号由于距离所用信号频率很近（两倍模拟中频的宽度） ， 较难通过普通滤波器， 故该类型的正交调制器在实际二次超外插185 发射电中得到广泛的应用。 而且通过精细的调整 IQ 相位差， 可以把不需要的边带频率几乎在噪声电平附近。 4.2.2 输出接口电设计 下面以正交调制器 TRF3703 为例， 介绍 DAC3484的中频输出接口电设计和调试技巧。注意由于 DAC3484 是四通道 DAC， 故需要两个 TRF3703 芯片。 190 DAC3484 的 IQ 输出偏置电压： 当前设计采用外部上拉 3.3V， 上拉电阻 100 。 实际电压 2.2V。 中间加隔直电容。 与后级 3703 的共模电压无关。 TI 应用手册则两者用共同的共模电压 3.3V。 TRF3703 的 IQ 共模电压： 外部 5V 经电阻分压后 3.3V。 TI 推荐方式采用 TRF3703 与DAC3484 共用同一个共模电压。 195 差分 LC 滤波器的设计要按照特定的输入输出设计。采用 100 的输入输出 （差分 200 ） ， 可以设计两种低通滤波器， 一是普通 7 阶低通滤波， 二是 TI 采用的是带两个 中国科技论文在线 阶低通滤波， 波动性能相当， 性能 TI 的更好。 DAC3484 的负载:当前设计是 50 ， 即上拉 100 和 3703 的输入 100 的并联效果。TI 原厂推荐也是 50 。 200 差分信号摆幅计算： DAC3484 的输出电阻为 300k ， 输出电容 5pF， 参考电压V_REF=1.2V， 输出电流为 NMOS 的电流吸收源， 参考图 9， 每个电流为V_REF/R_BIAS=1.2V/1k =1.2mA（我们的 R_BIAS 取 1k ） ， 所以可以得到： 图 9 DAC3484 的等效模拟电流输出结构 Fig. 9 DAC3484 equivalent analog current output structure 205 满刻度电流 IOUT_FS=16×1.2mA=16.12mA 同相输出电压 Vout1=AVDD--0mA×R_load(mV)=AVDD(mV) 反相输出电压 Vout2=AVDD--16.12mA×R_load(mV) 差分输出电压最大摆幅 V_DIFF=Vout1-Vout2=16.12×R_load(mV) 210 现在负载为 100 ， 则输出摆幅应该为 1.6V， 共模电压为 3.3V。 具体的器件值可以按照以下条件确定： 由于输出为射频信号（实际上是中心频率为 240MHz 的中频信号） ， 而不是低频的电压信号， 为了满足功率传输的目的， PCB 需要采用微带线或共面波导的传输线模式， 其特性不能过大（否则带来失配） ， 即 DAC 的负载不能太大， 一般取 50 或 100 。 215 TRF3703 的输入（10k ， 3pF） 相对中频特性而言很大， 故差分中频信号需要共模电压， 从而 3703 正常工作， 我们采用的 TRF3703-3.3， 即 3.3V 的共模输入电压。 LC 滤波器的需要满足共轭匹配， 这里只只考虑实部， 即滤波器的源等于 R1//R5（R3 被 C1 交流短， 用于直流偏置） ， 滤波器的负载等于 R7/2。 DAC3484 的负载等于 R1//R5//(R7/2)=50 ， 满足最大功率传输。 220 DAC3484 和 TRF3703 的偏置电压由 R5//(R7/2)， R1 和 R3 对+5V 分压得到。 由于两个偏置电压相同为 3.3V， 所以由条件 e)计算得 R3=0 ， C1=0pF,即 C1 和 R3 都不再需要。 由条件 c)和 d)得到 R7=200 ， R1//R5=100 。 再由 e)计算得到 R1=115 ， R5=681 。 最终的电形式为图 10 所示： 中国科技论文在线 调制器前的无源网络和 LC 滤波器 Fig. 10 Passive network and LC filter before modulator 中频发射通道的差分低通滤波器的调试参考 TI 的 EVB 设计， 滤波器的 ADS 仿线， 注意设计时需要将通带右移 1~5MHz， 并且增加两个 LC 谐振吸收点来提高对 DAC 输出的 599.04MHz 和 875.52MHz 镜像频率的。 230 图 11 差分 LC 低通滤波器仿线 Differential LC lowpass filter simulation schmatic diagram 图 12 差分 LC 低通滤波器仿线 Differential LC lowpass filter simulation result 235 中国科技论文在线 综合考察信号幅度、 带内波动、 带外、 边带和本振泄漏等因素， 在 TI 应用推荐电的基础上加以调试修改， 得到性能最佳的电结构。 以单音信号的发射通输出作为评估方式， 中频输入功率-18dBm， 中频放大 AD8375 满增益， 发射 ATT 为 20dBm， 正交调制器输出信号的频谱对比如下， 图 13 是 DAC3484 与 TRF3703 接口电修改前的结果， 图240 14 是按照上述方式对接口电优化后的结果。 图 13 优化前单音信号的输出杂散 Fig. 13 Output spurious of single tone before optimization 245 图 14 优化后单音信号的输出杂散 Fig. 14 Output spurious of single tone after optimization 从两个截图可以清晰看出优化设计后的发射左边带 （Mark 3）、 本振泄漏信号 （Mark 2） 的幅度都得到明显的降低， 改善大于 5dB， 从而证明该匹配滤波电确实有效。 另外， 如果系统指标对本振泄漏和边带有更高的需求， 则可以在此基础上调整 QMC250 中国科技论文在线 模块参数： 即地址为 0x08~0x11 的 10 个寄存器， 它们可以在一定范围内控制 ACBD 四个通道 DAC 的直流偏置、 增益以及 AB、 CD 通道之间的相位差， 调试时注意在的数值附近细心改动， 就可以把杂散信号在底部噪声电平之下， 具体操作不再赘述。 同时， TI 公司在该器件中增加了 ABCD 四通道的可调群延迟功能， 控制寄存器地址 0x2E， 0x2F， 每个通道有 8 位的控制字节， 可调范围 30ps~100ps， 可调精度 360 /2^81.4 ， 该功能可以对255 四个通道由于变频、 PCB 走线之间偏差带来的相位进行补偿。 经过最终调试得到的参数，如果 PCB 不再改版， 则可以把该参数固化在微控制器中， 上电初始化后作为 DAC3484 的默认值写入即可。 经过实践， 这种思在其它项目中类似 DAC 器件的开发应用中同样具有参考意义。 5 系统发射链设计 260 5.1 DAC 关键参数配置 DAC 寄存器设置值一般以文件格式由负责控制的处理器进行初始化配置。 这里以TD-LTE 系统为例， DAC3484 的主要配置见表 3： 表 3 DAC3484 的寄存器配置 Tab. 3 英文名称 265 参数类型 功能参数设置数值 配置数值 对应操作 器件参数 输入数据速率 f_data 307.2MSPS FPGA 基带， 时钟芯片控制 内插滤波器倍数 4 倍内插 地址 0x00 寄存器写 0xF29C DAC 输入数据 基带数据 来自基带 FPGA DAC 输出模拟中频频率 f_out 122.88MHz DAC转换速率与内插后频率之差 内部锁相环功能 地址 0x18 寄存器写 0x2C58 粗细混频器功能 地址 0x02 寄存器写 0xF052 同步源模式 Frame 同步 地址 0x20 寄存器写 0x2400 锁相环 参数 锁相环参考时钟频率 f_refclk 614.4MHz 来自输入端 DAC 转换速率 f_dacclk 4*f_daclk= 1228.8MHz 由 VCO 分频得到 VCO 频率 f_vco 3*f_dacclk= 3686.4MHz 由参考频率倍频得到 PFD（相位频率检测器） 频率 38.4MHz 由 f_refclk 与 N 分频得到 N（PFD 频率与 f_refclk 之比） 16 地址 0x19 寄存器写 0x20F4 M（PFD 与电荷泵 CP 频率之比） 32 P（VCO 频率与转换速率之比） 3 地址 0x18 寄存器写 0x2C58 VCO 粗调位 PLL_vco(5:0) 0x100100 地址 0x1A 寄存器写 0x9000 数控振荡器 NCO 参数 NCO 频率 f_NCO 122.88MHz f_ncoclk 1228.8MHz 地址 0x1A 寄存器写 0x9000 频率设置字 freq =f_NCO*2^32/1228.8 = 429496730 = 0x1999999A 0x1999999A 地址 0x14 寄存器写 0x999A 地址 0x16 寄存器写 0x999A 地址 0x15 寄存器写 0x1999 地址 0x17 寄存器写 0x1999 相位设置字 phaseaddAB(31:0)= phaseaddCD(31:0)=0x19999999A 0x19999999A NCO 同步源 sif_sync 地址 0x1F 寄存器先写 0x4440 地址 0x1F 寄存器后写 0x4442 中国科技论文在线 单板发射链预算 射频发射链应该从 DAC 算起， 主要参数包括 ACPR， 噪声电平， 可以按照射频通信电理式手工计算得到。 实际工程中， 设计者利用软件工具能更快速、 准确得对链性能进行预估。 下面以 ADI 公司的链计算工具 ADIsimRF 软件为例做以简单介绍。 如图 15270 所示， 首先确定链的输入参量， 包括有级联数目， 即从 DAC 到后面的调制、 滤波、 放大直到末级功放等射频电， 这里我们共有 10 级； 还有 DAC 输入功率， 这里取-9.63dBm；分析带宽 3.84Mhz； 峰均比 10dB； 还有跟放大器非线dB 回退告警门限和Peak 回退告警门限， 这里分别取 10dB 和 0dB。 然后从各个器件的手册中查询射频参数， 重点关注的是各个器件的输出三阶互调截点 OIP3、 输出 1dB 功率压缩点 P1dB、 噪声系数 NF。275 该软件还提供了工作频段、 输入/输出、 工作电压/电流等参数计算， 如果需要可以计算出系统的所需特性。 最终得到发射链的预算性能， 我们关注的主要参数除了输出功率、 增益和输出 P1dB 外， 还包括 OIP3 为， IMD 为 SFDR 为 ACLR 为输出噪声电平， 这里以 20MHz 载波带宽的 LTE 系统为例， 如图所示， 计算得到的发射链参数分别为： 增益 50.6dB、 输出功率 44.6dBm、 输出 IP3 为 59.1dBm、 双音互调 IMD 为-34.9dB、 无杂散动态范围 SFDR280 为 61.8dB、 邻近信道比 ACLR 为-38dB， 满足所需系统指标。 图 15 发射链性能预算 Fig. 15 Transmission link performance budget 285 6 DAC 的 PCB 设计要点 DAC 的电子线板（PCB） 设计时主要考虑布局、 走线、 层叠、 铺地和过孔等要素。 布局方面， 注意数字器件和模拟器件的隔离， 一般会把 DAC 放在数字器件区域， 而其输出会放在射频区域并加上屏蔽腔； DAC 匹配电是否按其匹配特性尽量靠近其驱动端或接收端； 另外开关电源、 大功率电、 信号电在布局时需要考虑 EMC。 290 走线方面， DAC 的数据和时钟信号等高速信号需要在邻近地平面做参考层； DAC 芯片的数据、 地址走线长度需要严格等长， 按照最高转换速率 1.5Gbit/s 计算， LVDS 的走线 所示。 DAC 输出射频传输线、 差分线的线宽、 中国科技论文在线 需要满足要求； 相邻两信号层走线尽量垂直， 至少45 ， 避免平行； 如果高速信号的包地线尽量多打接地过孔， 以减少差模发射干扰。 295 图 16 DAC3484 走线 route design 其他方面， DAC 器件具有一定功耗， 故其 BGA 封装底层中心区需要接地铜箔设计， 以利于结构底板散热处理。 300 7 样机调试效果 RRU 的数字射频一体化板联调 LTE 20MHz 发射频谱如图 17 所示， 抓取节点在调制器后， ACPR 达到了-70dBc， 其它发射指标如功率控制、 发射频谱模版、 杂散发射、 交调、 满足规范要求。 305 图 17 数字射频单板的 LTE 20MHz 载波输出频谱 中国科技论文在线MHz output spectrum of Digital & RF board 同样的硬件系统支持多种通信标准， 把基带切换到 WCDMA 制式， 发射 1001 载波的频谱如图 18 所示， 曲线为高功放未数字预失真输出效果， 蓝色曲线未数字预失真后的效果， 功率和线 基站的四载波 WCDMA 输出频谱 Fig. 18 WCDMA 4 carriers output spectrum of base station 8 结论 DAC3484 作为仪器公司近年来无线基础设施的应用的主推产品， 凭借其多通道、315 低功耗、 高速率及强大的模拟端口矫正功能， 在 LTE 等新一代宽带移动通信设备中获得了较广泛的应用。 本文结合实践重点讨论了其工作原理、 应用和调试， 最后对系统发射链的设计也做了简要介绍。 基于本文设计的单板和系统通过了测试， 性能达到 3GPP 标准要求。 展望未来， 基于软件无线电的收发构架在新的无线通信基站中继续扮演重要角色， 高速DAC 的地位依然十分重要。 在转换器数据接口方面， JESD204B 等新型串行接口标准， 可以320 减少高速数据转换器与 FPGA（现场可编程门阵列） 等其它器件之间的数据输入/输出数目，简化布局布线， 降低 PCB 尺寸， 应用在速度更高（采样率大于 1.5GSPS） 的转换器中。 这样就降低并行 LVDS 信号线的严格等长要求给站研发者所带来的困难。 [参考文献] (References)[1] Kevin Ritchie.Quad-Channel,16-Bit,1.25 GSPS Digital-to-Analog Converter (DAC).[2011-8-1]. 周涛.基于软件无线电的 GSM 射频拉远系统的研究与设计[D].杭州： 浙江工业大学， 2010. [3] 金伟.WCDMA 下行接收技术研究及基站发射模块的硬件实现[D].南京： 东南大学， 2005. [4] 徐强.TD-SCDMA BBU 模拟器硬件设计与实现[D].成都： 电子科技大学， 2009. [5] 孙果英.CDMA2000 基站收发信机射频前端分析与设计[D].成都： 电子科技大学， 2009. [6] 雷洪涛.LTE 基站射频单元数字前端下行链的设计与研究[D].成都： 电子科技大学， 2011. 325 330